xilinx时序约束教程 xilinx zynq

从oddr输出的同步时钟和数据需要约束吗？此实现没有问题。关键是FPGA能否正确采集并行数据，请考虑以下几点：1。在设计PCB时，请确保8条数据线和时钟线的处理长度相同...