vhdl函数调用举例 vhdl rem怎么用，在哪个库有定义？

vhdl rem怎么用，在哪个库有定义？verilog比vhdl的优势是什么？在STD中定义的函数mod（modulo）/Rem（remin）对于两个正输入，结果是相同的，否则就有差异a Rem B=

vhdl rem怎么用，在哪个库有定义？

verilog比vhdl的优势是什么？

在STD中定义的函数

mod（modulo）/Rem（remin）对于两个正输入，结果是相同的，否则就有差异

a Rem B=a-（a/B）*B--remin运算符使用操作数a来确定结果的符号

a mod B=a-B*n--modulo运算符使用确定结果符号的操作数

它们都是用来模拟的，不能合成

5 mod 3=2

（-5）mod 3=1][5 mod（-3）=-1

（-5）mod（-3）=-2

5 REM 3=2

（-5）REM 3=-2

5 REM（-3）=2

（-5）REM（-3）=-2

一般认为Verilog更灵活、更高效（用更少的代码实现相同的功能），并且有一些VHDL不具备的系统功能，如$time和$random等

VHDL语法严格，在解析阶段可以发现一些错误抽象级别略高于Verilog，它有一些Verilog没有的功能，比如把模块端口定义为多维数组类型，没有指定状态机的具体编码方法

两者没有“好”和“坏”的区别，与系统规模无关

我喜欢用VHDL，但是现在更多的Verilog用户建议使用后者

也许几年后Verilog将在设计和验证中取代它们

VHDL包被放在设计库中。在引用包中的资源之前，首先使用“library”子句声明包所在的设计库：“library design library name”，然后使用“use”子句声明要引用的包：“use design library name”。包名称。全部”。

这样，包中的资源可以在VHDL描述中引用，例如类型、常量、组件声明、过程、函数、属性等。

例如，要引用“STD”uulogic“类型，您需要以下句子：

library IEEE

useIEEE.std逻辑u1164.ALL