assign verilog用法

怎样理解Verilog中的assign？直接用法是强制/连续地将导线或Reg的值分配给另一种导线类型（不能分配Reg类型）。在物理层面上，它是用一条线连接赋值等号的左右...

verilog能否在过程赋值中调用模块？Assign相当于wiring。一般来说，它把一个变量的值连续地分配给另一个变量，就像把两个变量连接在一起一样。因此，它通常用作...