级联什么意思 verilog拼接符的用法？
verilog拼接符的用法？verilog中顶层模块实例引用多个模块时端口怎么连接？假设子模块1和子模块2是定义的两个子模块，top是顶层。然后子模块之间的连接可以通过导线连接。顶层的输入和输出也连接
verilog拼接符的用法？
verilog中顶层模块实例引用多个模块时端口怎么连接？
假设子模块1和子模块2是定义的两个子模块，top是顶层。然后子模块之间的连接可以通过导线连接。顶层的输入和输出也连接到子模块中。这是一般的，当然也有特殊的，比如双向io。模件顶部（in1，out1）输入in1输出输出1线a线b子模件1 u子模件1（.a（a），.b（b），.d（in1））子模件2 u子模件2（.a（a），.b（b），.e（out1））端模件